ck-dev – Notes for myself

Design of branch instruction issue for RISC-V OoO
Tuesday, February 15, 2022
趣味でRISC-Vのアウト・オブ・オーダープロセッサを実装している。 Tomasulo algorithmに基づいている。今回は分岐命令の発行部分の検討をしていく。 Commit: df27bdc1b9382573458b5bf571ca32a9fa93325c …
RISCV CPU
My RISC-V debug feature part8(implement suggested DMI signal interface)
Tuesday, July 20, 2021
独自のDMIインターフェースから推奨インターフェースに変更する。 …
RISC-V RISC-V JTAG FPGA
My RISC-V debug feature part7 (examine関数(riscv013)の読解, DMの実装)
Sunday, May 16, 2021
今回から、examine関数を読み、初期化のフローを理解する。 DMを実装をして、examineで初期化をできるようにしていく。 …
RISC-V RISC-V FPGA JTAG
My RISC-V debug feature part6 (target examine, riscv examine)
Thursday, May 13, 2021
今回も引き続き、OpenOCDのコードを読んでいく。 target_examineとriscv_examineを読む。 …
RISC-V RISC-V FPGA JTAG
My RISC-V debug feature part5
Monday, May 10, 2021
仕様を読んでいるが、よくわからない。 hartselとかwindowみたいなのがあってよく分かりづらい。最小限の機能で、OpenOCDから制御できればいいので、 OpenOCDの初期化フローを読んで、それに応答するようなDM(Debug Module)を作ってみる。 …
RISC-V RISC-V FPGA JTAG
My RISC-V debug feature part4
Sunday, May 9, 2021
これから、DM(Debug Module)の実装をおこない、VJTAGを通して、OpenOCDと情報をやりとりできるかを確認していく。まずは、かんたんな実装から始める。参照しているspecのバージョンはv0.13である。 …
RISC-V RISC-V JTAG FPGA
My RISC-V debug feature part3
Tuesday, April 20, 2021
OpenOCD RISC-VにVJTAGのサポートを行う。 OpenOCDにて、VJTAG on DE10-Liteにアクセスしてみる。 …
RISC-V RISC-V JTAG FPGA
My RISC-V debug feature part2
Saturday, April 17, 2021
今回はIntel FPGAのVJTAGのIPを試してみる。 FPGAボードはDE10 Liteを使用する。 …
RISC-V RISC-V JTAG FPGA
My RISC-V debug feature part1
Tuesday, April 6, 2021
RISC-VプロセッサのシミュレータはVerilog HDLからVerilatorにてC++へ変換して、ソフトウエアとして構築している。そろそろまともな実機テスト環境を整えたくなってきたので、FPGA上で検証できるシステムを構築する。 …
RISC-V RISC-V JTAG FPGA
Reading linux kernel part6
Friday, April 2, 2021
handle_exceptionの続きを読んでいく。 …
Linux Linux RISC-V

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