My RISC-V debug feature part8(implement suggested DMI signal interface)
Tuesday, July 20, 2021
独自のDMIインターフェースから推奨インターフェースに変更する。 …
My RISC-V debug feature part7 (examine関数(riscv013)の読解, DMの実装)
Sunday, May 16, 2021
今回から、examine関数を読み、初期化のフローを理解する。 DMを実装をして、examineで初期化をできるようにしていく。 …
My RISC-V debug feature part6 (target examine, riscv examine)
Thursday, May 13, 2021
今回も引き続き、OpenOCDのコードを読んでいく。 target_examineとriscv_examineを読む。 …
My RISC-V debug feature part5
Monday, May 10, 2021
仕様を読んでいるが、よくわからない。 hartselとかwindowみたいなのがあってよく分かりづらい。 最小限の機能で、OpenOCDから制御できればいいので、 OpenOCDの初期化フローを読んで、それに応答するようなDM(Debug Module)を作ってみる。 …
My RISC-V debug feature part4
Sunday, May 9, 2021
これから、DM(Debug Module)の実装をおこない、VJTAGを通して、OpenOCDと情報をやりとりできるかを確認していく。 まずは、かんたんな実装から始める。 参照しているspecのバージョンはv0.13である。 …
My RISC-V debug feature part3
Tuesday, April 20, 2021
OpenOCD RISC-VにVJTAGのサポートを行う。 OpenOCDにて、VJTAG on DE10-Liteにアクセスしてみる。 …
My RISC-V debug feature part2
Saturday, April 17, 2021
今回はIntel FPGAのVJTAGのIPを試してみる。 FPGAボードはDE10 Liteを使用する。 …
My RISC-V debug feature part1
Tuesday, April 6, 2021
RISC-VプロセッサのシミュレータはVerilog HDLからVerilatorにてC++へ変換して、ソフトウエアとして構築している。 そろそろまともな実機テスト環境を整えたくなってきたので、FPGA上で検証できるシステムを構築する。 …
Next Synthesis Language
Monday, March 15, 2021
高位合成言語NSL NSLで自作のRISC-Vプロセッサを開発している。 NSLリファレンス NSLチュートリアル 開発には高位合成言語NSLを用いている。 NSLでは、Verilog HDL, VHDL, System-Cに変換でき、ステートマシンやパイプラインなどCPU開発に向いた専用の構文が用意されている。 単相同期を前提に設計されているため、クロックを明示する必要がない(m_clockとp_resetが自動で生成される)。 宗教上の理由よりNSLを使い始めたわけであるが、シンプルで可読性も高く、かなり使いやすいので、Verilog HDLなどで開発する気が起きない。 ライセンスは非商用の教育用途のものを用いており、2000行の制限がある。 商用には使わないし、 分割コンパイルをすれば、2000行を超えることはほぼないので、十分である。 …